超小型・低消費電力の電源基板を実現

超小型・低消費電力の電源基板を実現

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-3次元積層半導体用の、超小型パッケージの実用化に道-

異種機能集積研究ユニットの大場隆之特任教授は、WOWアライアンスとの共同研究により、低消費電力・超小型の電源基板「キャパシタ内蔵Siインターポーザ」の開発に成功した。手法として、バンプを使わないウエハレベルのパッケージ化プロセスであるバンプレスChip-on-Wafer(COW)を創出した。

現在、2次元での微細化による半導体デバイスの高性能化に限界が見られるなか、さらなる高性能化・低消費電力化を目指した3次元積層半導体の開発が進められている。しかし、3次元積層による半導体のパッケージ化では、蓄電装置であるキャパシタと半導体の間の配線が長くなり、伝達スピード低下の一因となる寄生容量も大きくなるという問題があった。

本研究では、銅(Cu)を配線に用い、埋め込み・研磨によって垂直配線を行うCuダマシンTSV配線を用いながら、半導体とパッケージ基板をつなぐSiインターポーザにキャパシタを内蔵することで、半導体とキャパシタの間の配線長を従来に比べて1/100に短縮することに成功した。その結果、従来に比べて寄生容量は1/150になり、低消費電力につながることが明らかになった。

この成果は半導体パッケージング技術に関する国際会議「ECTC2021」(主催:IEEE)で発表された。

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